ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Input Data Port (IDP)
The timing requirements for the IDP are given in Table 28 . IDP
signals are routed to the DAI_P20–1 pins using the SRU. There-
fore, the timing specifications provided below are valid at the
DAI_P20–1 pins.
Table 28. IDP
Parameter
Timing Requirements
Min
Unit
t SIHFS
t SISFS 1
1
t SISD 1
t SIHD 1
t IDPCLKW
t IDPCLK
Frame Sync Setup Before Clock Rising Edge
Frame Sync Hold After Clock Rising Edge
Data Setup Before Clock Rising Edge
Data Hold After Clock Rising Edge
Clock Width
Clock Period
3
3
3
3
(t PCLK × 4) ÷ 2 – 1
t PCLK × 4
ns
ns
ns
ns
ns
ns
1
The data, clock, and frame sync signals can come from any of the DAI pins. Clock and frame sync can also come via the PCGs or SPORTs. The PCG’s input can be either
CLKIN or any of the DAI pins.
SAMPLE EDGE
t IDPCLK
DAI_P20–1
(SCLK)
t IDPCLKW
DAI_P20–1
(FS)
t SISFS
t SISD
t SIHFS
t SIHD
DAI_P20–1
(SDATA)
Figure 24. IDP Master Timing
Rev. J |
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July 2013
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